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今天，我们将讨论未来的晶体管并揭示其创造的所有秘密。很明显，我们即将迎来芯片结构和生产方式发生巨大变化的时期，这是市场已经很久没有出现过的了。世界上最聪明的人彻夜不眠地思考使用哪种公式来使单个原子按照它们需要的方式跳舞并执行似乎违反物理定律的任务。
这也将是美国、韩国和台湾半导体巨头之间竞争加剧的时期。他们试图利用未来的范式转变来重新获得、获得或加强自己作为技术领导者的地位。到底有哪些创新和革命在等待着我们？今天我们来试着解释一下。
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改变晶体管几何形状
更准确地说，他们的目标将会改变。三大半导体制造商（台积电、英特尔、三星）将要推出（或已经推出！）的第一项创新是所谓的 GAAFET 晶体管。这是自 2011 年英特尔推出 FinFET 晶体管以来晶体管几何形状的首次重大变化。我不想过多地讨论 GAAFET 晶体管的话题，因为它需要一篇单独的文章。在这里，我们只讨论它们背后的概念。
随着晶体管的小型化，工程师开始体验所谓的短沟道效应。简而言之，随着晶体管源极和漏极之间的距离减小，问题变得更加明显。也就是说，栅极开始失去对流经通道的电流的控制。几十年来，这一问题的解决方案涉及将沟道作为鳍从硅晶圆表面突出（因此称为 FinFET 中的鳍）。这允许栅极从三个侧面（如果鳍具有楔形横截面则为两个侧面）与沟道接触，从而提供对电流的更好控制以及使晶体管的电气参数适应设计的更大灵活性要求。
然而，晶体管尺寸的不断减小意味着这已经不够了。栅极必须开始包围晶体管沟道，形成 GAAFET 晶体管（GAA 代表 Gate-All-Around）。简而言之，您可以将它们视为并排放置的 FinFET 晶体管，因为 FinFET 晶体管通常有两个或三个鳍片。它就像一个多层三明治，其中管道或片材形式的通道相互堆叠，并由绝缘体和栅极层隔开。尽管这一概念已为人所知多年，并且使用现有设备和工艺，但其实施并非易事。问题在于，在某个阶段，通道的后续各层都悬在空中，仅由临时“支柱”支撑。同时，它们的下部必须均匀地覆盖有单个原子厚度的介电层，然后小心地填充材料以填充所有空隙。
三星的情况突显了 GAAFET 晶体管并非小事。自 2022 年以来，三星的产品组合中就有 MBCFET 晶体管（三星实施 GAAFET 晶体管的营销名称）工艺。然而，实际上，这是一场典型的惨胜。使用它获得的全功能芯片的百分比非常低，几乎没有人愿意在生产中使用它（甚至……三星也愿意为其 Exynos 使用它）。我们只知道它用于为加密货币矿工生产小型且相对简单的微芯片。预计只有该工艺的第二代（将于 2024 年以 3GAP 的名称推出）才会得到更广泛的应用（尽管一些消息来源称它可以更名为 2nm 级工艺）。
今年，GAAFET晶体管（英特尔将其实现称为RibbonFET）预计将作为英特尔20A和18A工艺的一部分交付给英特尔工厂，该工艺将用于生产Arrow Lake和Lunar Lake系统的组件。然而，各种行业传言表明，初期生产规模可能有限。
台积电怎么样？这家台湾公司计划在其 N2 工艺中使用 GAAFET 晶体管，预计到 2025 年才能完全准备就绪。理论上比三星和英特尔要晚，但当台积电谈到某种工艺的可用性时，通常意味着准备为苹果和 Nvidia，所以在实践中，差异可能要小得多。
晶体管供电方式的变化。
等待我们的第二项创新与微芯片中晶体管的供电方式有关。目前，微处理器的制造过程是从下到上逐层进行的。晶体管建在底部，然后互连网络建在它们上面，然后添加电源线。一般有十几层到二十多层，层数越高，元素越大。
未来几年，标准将是在晶体管之间建立连接后，硅晶圆将被翻转、变薄，并在晶圆的另一抛光面上创建电源线。这意味着晶体管将像汉堡中的肉饼，而不是蛋糕的底部。
很容易想象这将使微芯片的制造过程变得多么复杂，但根据初步实验，背面供电网络（BSPDN）带来了许多好处。首先，通过这种方法，晶体管可以放置得彼此更近。其次，总体层数将会减少。第三，最高层电源到晶体管的连线会更短。这意味着更低的能量损耗和降低电源电压的潜力。实施该解决方案的具体方法可能因复杂性和潜在优势而异，但市场上的所有主要参与者都表示值得研究。
今年晚些时候，我们将在 Intel Process 20A（Intel 将其实现称为 PowerVia）中首次看到 BSPDN 的应用。这种快速发展归因于英特尔已经在这项技术上工作了一段时间，独立于改变晶体管几何形状和使用更新机器的工作。这意味着他们将能够将其实际集成到任何未来的流程中。
三星尚未提供任何官方信息，说明何时开始使用其版本的 BSPDN 背面供电网络工艺。没有太多新闻，但我们知道英特尔已经在试验这种解决方案。业内传言称，它有可能在计划于 2 年推出的 SF2025 工艺中实现，或在计划于 2027 年推出的下一个工艺中实现。
台积电也在这一领域花了不少时间，报告称虽然初步实验取得了有希望的结果，但它打算将 BSPDN 引入 N2P 工艺，计划仅在 2026 年和 2027 年交叉点实施。
更换晒版机
如果不提及瑞利准则，就没有关于微处理器制造的严肃讨论。就光刻而言，指的是曝光硅晶圆的过程，它采用以下公式的形式：
CD = k1 • λ / NA
简单来说，这意味着光可以在硅晶片表面产生的最小元素的尺寸取决于三个因素：
k1——实践中的无量纲系数，表明过程的有效性；
λ——照射晶圆的光的波长；
NA——光学系统的数值孔径。
多年来，增加晶体管封装密度的主要方法是使用波长逐渐缩短的光。我们从数百纳米范围内的波长开始，相对较快地转向使用波长为 193 纳米的光，半导体光刻在该波长上的停留时间比预期长得多。经过多年的研究、拖延和花费数十亿美元，2019 年，ASML 的极紫外光刻 (EUV) 机器终于上市。它们使用波长约为 13.5 nm 的 EUV 光，现已部署在所有先进的半导体制造工厂中。然而，这可能是最后一次减少上述公式中的 λ。
这就是为什么我们必须尝试改变 NA。 NA 可以被认为是相机镜头的光圈。这个无量纲数决定了光学系统收集的光量。对于光刻机来说，这意味着（根据上面提到的公式）如果我们想要创建越来越小的特征，NA 必须更高。目前使用的 ASML 机器的 NA 为 0.33。下一步是配备高数值孔径光学系统的机器，其数值孔径为 0.55。
这听起来很简单，但在这个行业，没有什么是容易的。最能证明这一点的事实是，高 NA 机器比其前代机器尺寸大得多，价格高出两倍多（约 400 亿美元，而前者约为 150 亿美元），而吞吐量却较低。因此，尽管每个人都知道这是制造最先进处理器的未来，但它常常被视为一种不可避免的罪恶。
英特尔是最快采用高数值孔径 EUV 机器的。这家美国公司已经购买了第一台此类机器，目前正在俄勒冈州的一个工厂安装。此外，英特尔计划购买今年生产的大部分机器。据了解，开发商打算在 14A 工艺中大规模使用高数值孔径光刻技术，预计将于 2026 年或 2027 年首次亮相（如果一切按计划进行）。
与此同时，三星和台积电并不着急，在 1 纳米技术节点实施之前（大约在 2030 年左右），他们还在犹豫使用这些设备是否具有经济意义。相反，他们打算通过属于 k1 系数范畴的各种技巧和工艺增强，从他们已经拥有的 EUV 机器中榨取所有可能的优势。
过渡到 3D
目前，我们正在进入不确定的未来、研究工作和一般假设而非具体计划的领域。然而，社区一致相信，随着 X 轴和 Y 轴的缩放已接近极限，晶体管需要相互堆叠的时代将会到来。目前，P型和N型晶体管彼此相邻放置。目标是将 N 型晶体管堆叠在 P 型晶体管之上，从而形成称为 CFET（互补 FET）的晶体管“三明治”。目前正在探索两种主要方法来实现这种结构：单片式（整个结构构建在一个晶圆上）和顺序式（N 型和 P 型晶体管在“粘合”在一起的单独晶圆上制造）。
据专家估计，微处理器制造市场将在2032-2034年左右进入第三维度。目前已知英特尔和台积电正在积极实施这项技术，但三星可能也不会闲着，因为使用这项解决方案的潜在好处是巨大的。
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向“二维”过渡
世界芯片制造领域的领导者试图解决的另一个问题是硅短缺这一简单事实。这种元件已经忠实地为我们服务了几十年，但其有限的供应开始阻碍更小、更快的晶体管的持续生产。因此，世界范围内正在对可以替代晶体管沟道中的硅的所谓二维材料进行研究。这些材料的厚度只有几个原子甚至只有一个原子，提供了这种厚度的硅半导体无法达到的电荷迁移率。
石墨烯作为一种二维材料，具有众多潜在应用，包括半导体元件制造。然而，由于某些技术挑战，尤其是缺乏带隙，其在芯片生产中的应用仍需要进一步研究和开发。尽管如此，过渡 Metal 二硫化物（TMD）如 MoS2 和 WSe2 因其独特的电子特性而更适合用于半导体制造。英特尔和台积电在此方向进行的研究可能会在未来十年带来重大发现和新技术的发展。
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未来有趣的时刻
总而言之，未来几年将充满半导体行业的创新和革命。上述创新甚至没有穷尽这个主题，因为我们没有提到任何有关计算机光刻、芯片开发或向玻璃处理器的潜在过渡的内容。我们也没有谈论内存生产的进展。
众所周知，这样的关键时刻是技术追赶的理想时机，因为竞争对手失败的可能性很高。英特尔甚至将公司的未来押注于其能否比竞争对手更快地提供下一代半导体创新。美国政府也非常有兴趣将先进的芯片制造带回北美，因此它正在为英特尔的发展投资数十亿美元。然而，芯片补贴不仅仅是美国人的利益问题。在韩国和台湾，政府也向三星和台积电提供了慷慨的激励措施，因为他们知道未来时期有多关键，以及这些国家的未来在多大程度上取决于新技术。除其他原因外，这是因为他们背后有中国的支持，中国也在半导体研究、开发和生产方面投入了巨额资金，但这是另一篇文章的主题。
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